3D IC需要不同芯片与硅载体的协同设计、分析与验证。TSMC和Cadence的团队来自不同的产品领域，共同合作设计并集成必要的功能支持这款新型设计，实现TSMC首个异质CoWoS(Chip-on-Wafer-on-Substrate)媒介的测试芯片的流片。
Cadence 3D IC技术可用于数字、定制设计与封装环境之间的多芯片协同设计，在芯片和硅载体上采用硅通孔技术(TSV)，并支持微凸块排列、布置、布线与可测性设计。它包含关键的3D IC设计IP，比如Wide IO控制器与PHY以支持Wide IO存储器。测试模块是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模拟流程以及Allegro系统级封装解决方案生成。
“在2012年3D IC正成为实用芯片设计的一种可靠选项，”Cadence战略联盟主管John Murphy说，“10年来，Cadence一直在投资于SiP(系统级封装)和3D IC设计功能。如今我们终于可以与设计师们分享这些技术，将这种用途广泛的技术投入市场。”
Cadence 3D IC技术可帮助设计应用于TSMC近刚推出的CoWoS工艺上的器件。CoWoS是一种综合的工艺技术，将多个芯片绑定于单个设备中以降低功耗，提高系统性能并减小尺寸。（拓展阅读： 芯片小批量采购 ）
