14纳米节点带来一系列设计挑战

实现14纳米芯片生产可能会比原先想象的更困难，出席国际物理系统研讨会(ISPD)的专家指出。ISPD是全球下一代半导体设计师荟萃的年会。

半导体缩微过去通常可实现更小、更快的芯片，因为时钟速度和电源电压分别直接与器件尺寸成反比。

不幸的是，由于原子尺度问题带来的电路和物理设计限制(比如由超薄栅氧化物导致的晶体管漏电流)，在过去的几代工艺技术，时钟速度和电源电压的变化很小。人们采取了许多治标不治本的措施，如更厚的高k电介质。但这些举措只是拖延了对根本问题的解决，直到面对14纳米节点已无计可施，IBM的杰出工程师James Warnock在其《14纳米技术节点面临的电路和物理设计挑战》一文中表示。

“14纳米节点给设计师带来了许多挑战，因为前几代已经推迟了通过缩微解决问题的这一尝试，” Warnock说，“结果是近似(Nearish)，终将取决于经济因素，但在14纳米，单独依靠缩微，没办法再获得更高性能。”

Warnock称，缩微的问题是晶体管漏电流的一直增加，在以前节点，设计师使用较陡的亚阈值斜坡来缓解这一问题，近的手段是采用高k电介质。在光刻技术中，通过双重图形(Double Patterning)弥补缺乏商用远紫外线光刻技术(EUV)的缺憾。但在14纳米，上述权宜之计都没用，Warnock说。