台积电推20奈米+CoWoS下世代晶片设计

台积电 (2330-TW)(TSM-US)今（9）日宣布，业界成功推出支援 20奈米制程与CoWoS（Chip on Wafer on Substrate）技术的设计参考流程。台积电表示，展现该公司在开放创新平台（OIP）架构中支援20奈米与CoWoS技术的设计环境已准备就绪。

台积电表示，20奈米参考流程采用现行经过验证的设计流程协助客户实现双重曝影技术，藉由双重曝影技术所需知识的布局与配线、时序、实体验证及可制造性设计（DFM），电子设计自动化（EDA）领导厂商通过验证的设计工具能够支援台积电20奈米制程。

通过台积电矽晶片验证的CoWoS参考流程则能够整合多晶片以支援高频宽与低功耗应用，加速3D IC设计产品的上市时间，晶片设计业者亦受惠于能够使用电子设计自动化厂商现有的成熟设计工具进行设计。

台积电研究发展副总经理侯永清表示，这些参考流程完整地提供了晶片设计业者该公司先进的20奈米与CoWoS技术以协助他们尽早开始设计开发产品，对该公司及其开放创新平台设计生态环境伙伴而言，该公司首要目标在于能够及早并完整地提供先进的矽晶片与生产技术给客户。